TOP
|
商品基本信息 |
|
商品名称: |
6ES7313-6BF03-0AB0 |
商品编号: | 6ES7313-6BF03-0AB0 | 商品型号: | | 积分点数: | 0 点 | 市面价格: | 355 元 | 现售价格: | 元 | 库存量: | 不限 个 |
浏览人次: |
2184 |
发 布 者: |
gw0001 |
发布日期: |
2019-03-04 14:36:03 |
|
|
商品介绍 |
6ES7313-6BF03-0AB0 (3)如果定点算法性能到达要求,就可以在FPGA上进行定点算法的实现
(4)FPGA实现定点算法后,要将FPGA实现的算法性能与matlab仿真进行比较,以确定是否达到要求
第四步需要进行FPGA与Matlab仿真的比较。如果是用FPGA的仿真结果与Matlab仿真结果进行比较的话,可以借助Modelsim仿真时将产生的数据写入文件,然后再在Matlab中读出文件中的数据,进行仿真比较。
那么如果要更加真实的比较FPGA实现后的结果与Matlab仿真效果的话,可以利用Signal Tap II,在线采集FPGA内部处理产生的数据,然后在Signal Tap II窗口右键点击,选择create signalTap II list File命令。
6ES7313-6BF03-0AB0 介绍如何编译HDL必须的Xilinx库和结构仿真。创建将被编译库的目录在编译库之前,最好先建立一个目录(事实上必须建立一个目录),步骤如下。(假设Modelsim的安装目录是“$Modeltech_6.0”,ISE的安装目录是“$Xilinx”)◆ 在“$Modeltech_6.0/”目录下建立一个名为XilinxLib的文件夹;◆ 启动Modelsim后,从“File”菜单项中点击“Change Directory”并指定到刚刚建立的那个文件夹“XilinxLib”;◆ 接下来要做的事情是将Xilinx库编译到“XilinxLib”文件夹中。有三个库需要被编译。它们分别是“simprims”,“unisims”和“XilinxCoreLib”;(所有这些库文件都在“$Xilinx/verilog/src”目录下)◆ 点击Modelsim中的“Workspace”窗口,建立一个名为Xilinx_CoreLib的新库;(这个操作创建一个名为“Xilinx_CoreLib”的文件夹,你可以在“Workspace”窗口中看到它)◆ 现在开始编译!在“Compile”菜单中点击“Compile”,选择“$Xinlinx/verilog/scr/XilinxCoreLib”目录中所有的文件,在弹出的对话框中选中刚刚建立的“Xilinx_CoreLib”文件夹,再点击“Compile”按钮就可以了编译了;◆ 用同样的方式编译其他两个本地库(“simprims”和“unisims”);第二章 调用Xilinx CORE-Generator当需要在设计中生成参数化和免费的IP内核(黑箱子)时,无论是通过原理图方式还是HDL方式,CORE-Generator都是一个非常有用的程序。 利用CORE-Generator创建一个IP核 利用Xilinx提供的CORE-Generator来生成IP核是非常简单的。内核是全参数化的,这就意味着你只需要在空白处填入几个数字和参数,然后程序就会自动产生一个你所需要的 内核。(有些内核是全免费的,有些则没有这么慷慨) 利用CORE-Generator来生成IP核的步骤如下: ◆ 在“程序”中找到“Xilinx”项,然后在“Accessories”中启动单独存在的“CORE-Generator”; ◆ 在“Part”标签栏中选择恰当的FPGA模型; ◆ 从“GeneraTIon”标签栏中选择正确的设计流;(完成后按“OK”按钮) ◆ 定制你的参数化内核; ◆ 在内核生成的同时,会弹出一个“Readme File”的信息框来通知一些重要的信息; ◆ “*.v”文件是用来作仿真和综合用的,而“*.veo”文件是用来作综合实例用的。(调用意味着把相应的文件加入Synplify.Pro工程中,而实例指的是可以拷贝这个文件中的某些线到HDL设计的顶层模块中去。退出!)
6ES7313-6BF03-0AB0
· 成就客户—我们致力于每位客户的满意和成功。
· 创业创新—我们追求对客户和公司都至关重要的创新,同时快速而高效地推动其实现。
· 诚信正直—我们秉持信任、诚实和富有责任感,无论是对内部还是外部。
· 多元共赢—我们倡导互相理解,珍视多元性,以全球视野看待我们的文化。
--------------------
联系人:欧工
手机:18030229050
电话:0592-5709821
QQ 3151326358
邮箱 3151326358@qq.com
| |
|
|
|