为精确测量中断延时时间，搭建了基于DELL T3400型PC和ML605开发套件的平台，通过ChipScope观察的波形结果如图2所示。DMA中断发生在时刻0（mwr_done:0﹥1）；然后PCIE核向驱动发出MSI中断，驱动程序查询中断寄存器发生在时刻2241（irq_wr_accessed:1﹥0）；驱动程序分配新的内存缓冲区，然后更新DMA寄存器发生在时刻2802（wr_dma_buff0_rdy:0﹥1）。在这2802个时钟周期内，PCIE器件无法将数据写入内存。PCIE的时钟频率为250 MHz，所以中断延时T=2802×（1/250 MHz）=11.2 μs。假定DSP核产生数据的速率为200 MB/s，中断延时期间将产生11.2 μs×200 MB/s=2241 B大小的数据。考虑到其他不可预测因素，如中断堵塞等，为了不丢失数据，TX_FIFO至少需要几KB的空间。这对于FPGA内宝贵的硬件资源（如Block RAM）来说是严峻的挑战。

与单缓冲模式相比，双缓冲模式优点归纳如下：
① 更新缓冲区不会引入中断延时，这意味着较小的FIFO即可满足需求，节约了硬件资源。
② 双缓冲模式延长了驱动程序处理中断的时间，也使缓冲区数据的处理更加容易，丢包率大大减小。
③ 数据的传输和内存缓冲区的数据处理可以并行处理，系统的实时性得到保证。
④ 双缓冲更适合Scatter/Gather DMA，取代block DMA，从而提高内存效率。