Turbo码译码器FPGA实现的内部结构如图2所示

地址发生器与编码器相同，用于数据的交织和解交织。输入数据存储器用于存储输入的接收数据，包括系统信息序列存储器以及各个校验序列存储器。外信息存储器用于存储迭代译码产生的外信息。由于外信息要作为下一次译码的先验信息，所以这里的外信息存储器有两块，交替存储两个分量译码器的外信息。SISO模块即为软输入、软输出分量译码器。整个Turbo码译码器有两个SISO分量译码模块。但为了节省资源，本方案只设计了一个SISO模块，将时分复用作为两个分量译码器。图2中，表示接收码字中的系统位，表示接收码字中的校验位。