图1为编码器的FPGA实现结构图。编码前，地址发生器获取帧长信息，完成交织地址生成的准备过程。编码时，信息序列被依次写入双口RAM，待写完一帧数据后，地址产生器开始生成顺序地址和交织地址。双口RAM按两个地址读取信息序列X和交织后的信息序列X’进行RSC编码；最后编码器输出系统位X和校验位P0和P1。

图1为编码器的FPGA实现结构图

2 Turbo码译码器的FPGA实现

Turbo码译码器比较复杂，下面从译码器的接口、内部结构、内部的时序控制、分量译码MAX-Log-MAP算法和SISO模块的实现五个方面来详细阐述译码器的FPGA实现。