部分重配置技术现采用直观的界面，以及与标准 ISE 设计流程紧密结合的简化设计方法，其易用性得到进一步提升。ISE 12 套件还为第四代动态重配置（也称作“按需”或“即时”重配置）功能提供了设计支持，通过让多种高级应用集成于尽可能小型化的 Virtex-6 器件上，可大幅降低系统成本与功耗。

7) 赛灵思为什么选择 AMBA 4 AXI4 协议来进行 IP 互联标准化？它是如何支持赛灵思 FPGA 的即插即用设计的？
AMBA 4 AXI4 规范定义了一系列的性能增强型互联接口，这些接口采用针对应用类型优化的多种不同总线。通过在统一开放式互联协议上进行标准化，使设计人员能够更轻松地在设计方案中集成赛灵思及第三方供应商提供的 IP，实现最新一代系列器件上的即插即用互操作性。这种经过优化的互联基础架构不仅为赛灵思 FPGA 提供了符合 AXI4 规范的更广阔的 IP 生态系统，而且还为 2010 年秋季开始启用赛灵思目标设计平台开发支持 AXI4 的系统奠定了基础。

8) AMBA 4 AXI4 规范是否为了与FPGA 协同使用经过了优化？
是的。为高效映射于 FPGA 架构，赛灵思与 ARM 共同定义了 AXI4、AXI4-Lite 和 AXI4-Stream 规范。这进一步提升了我们最新系列器件的系统性能。

ISE 12设计套件的高级设计保存功能，使设计人员能通过可重复使用的时序结果快速实现设计时序收敛。设计人员不仅能将设计方案分区，集中精力满足关键模块所需的时序功能，而且还可在进行其他部分的设计工作时将这些模块锁定，以保存其布局布线。ISE 12 分区技术的关键特性包括：支持更灵活工作环境的 PlanAhead™ 接口、加强用户控制的新命令流程，以及更简便易用的支持网表分区功能和 CORE Generator™ IP 流程。

10) ISE12 设计套件是否支持 ISE 11提供的特定领域设计方法？
ISE 12设计套件支持特定领域设计方法，并在此基础上进行了扩展，并专为 ISE 11 的逻辑、嵌入式、DSP和系统级设计，量身定制了互操作性设计流程和工具配置。ISE 12 进行了大量的基础架构变动，可改进所有领域的软件运行时间和设计性能。此外，赛灵思还通过更紧密的工具集成和自动化向导改进了嵌入式设计环境，从而进一步简化了嵌入式处理器系统的优化与验证流程。

11) ISE 12 为嵌入式开发人员提供了哪些具体的方法改进？
•嵌入式开发人员可充分利用 ISE环境中集成仿真器 (ISim) 预配置的变量及设置来加速设计验证。
•MicroBlaze™ 软处理器的最新配置向导能优化嵌入式处理器设计，尽可能缩减占位面积，最大限度地提高性能 (DMIP)、频率及操作系统使用率 (Linux MMU)。
•配置向导还能将关键功能的控制抽象出来，如：
o优化高速缓存大小、行为和功能（包括 BRAM 或分布式 RAM 的使用）。
o分支预测计算，可优化指令执行。
o控制流水线级、例外处理、调试存取和存储器管理功能。