首先回答一下：

　　1）stateCAD没有用过，不过我感觉用这个东东在构建大的系统的时候似乎不是很方便。也许用system C或者system Verilog更好一些。

　　2）同步、异步的叫法是我所在公司的习惯叫法，不太对，不过已经习惯了，呵呵。

　　这次讲一下latch。latch的危害已经说过了，这里不再多说，关键讲一下如何避免。

　　1）在组合逻辑进程中，if语句一定要有else！并且所有的信号都要在if的所有分支中被赋值。

　　always @（ * ） begin

　　if （ sig_a == 1‘b1 ） sig_b = sig_c;

　　end

　　这个是绝对会产生latch的。

　　正确的应该是

　　always @（ * ） begin

　　if （ sig_a == 1’b1 ） sig_b = sig_c;

　　else sig_b = sig_d;

　　end